NANDフラッシュの内部構造

1965 年、W. Shockley、W. Brattain、J. Bardeen によって双極管が発明された後、Intel の共同創設者である Gordon Moore は、そのような規則を発見しました。集積回路に搭載 トランジスタの数は毎年約2倍になり、性能も2倍になります。 実際、集積回路上のトランジスタの数は、今後数年間で 18 か月ごとに約 2 倍になります。 たとえば、Pentium 1.3 から Pentium 4 までの 18 か月で、単位面積あたりのトランジスタ数は 2,800 万から 5,500 万に増加しました。

今日、標準的なデスクトップ PC のプロセッサの動作周波数はギガヘルツで計算され、メモリが保存できる容量情報はテラバイト (TB) で計算されます。これは、たまたま電子システムの重要なコンポーネントでもあります。

半導体メモリは、主に RAM (ランダム アクセス メモリ) と ROM (読み取り専用メモリ) の 2 つに分けられます。RAM は電源をオフにすると消えますが、ROM はそれを保持します。 もう 1 つの種類のメモリである NVM (Non-Volatile Memories) は、上記の 2 つのタイプの中間にあります。 その内容は変更可能で、電源障害後にデータが失われることはありません。 これは、ROM の内容が製造元によって書き込まれ、顧客が変更できないため、純粋な ROM よりも柔軟性があります。

不揮発性メモリーの歴史は 1970 年代に始まり、最初の NVM は EPROM (Erasable Programmable Read Only Memory) でした。それから 1990 年代まで、NVM は徐々に半導体ファミリーの最も重要なメンバーの 1 つになり、より多くの注目を集めました。 NVM の進歩を促進するための新技術の開発には、結果として得られる経済的利益よりも多くの費用が支払われてきました。

1990年代以降、携帯電話、ハンディターミナル、ビデオカメラなどのデジタル端末製品に半導体メモリが参入し、現在に至るまで急成長を遂げてきました。

最も一般的なフラッシュ メモリの格納方法は、フローティング ゲート (FG) と呼ばれる技術に基づいています。 以下の断面図を参照してください。 MOS チューブは 2 つの重なり合うゲートで構成されています。最初のゲートは酸化物で完全に囲まれています。 2番目は外部に接続されています。 この単一のドアは、電子分離ベルトを形成することに相当し、その中の電子 (データ) を何年も保持することができます。 この孤立した部分を充電および放電するプロセスは、プログラムおよび消去と呼ばれます。 充放電により、絶縁部内部の電位 Vth が変化します。 これが典型的な MOS 管の動作原理です。 メモリセルに電圧を印加する場合、印加する電圧が Vth よりも高い場合は「1」と認識され、それ以外の場合は「0」と認識されます。

NANDメモリセル構造

配列

メモリのストレージ ユニットは、メモリが占​​有するスペースを効果的に削減できるため、マトリックスの形式で編成されます。 メモリ セルの構成を見ると、NAND フラッシュと NOR フラッシュの違いがわかります。 NAND は現在最も広く使用されているメモリであるため、NAND を紹介します。

NAND アーキテクチャでは、図 2.2 に示すように、メモリ セルが 32 または 64 ごとに直列に編成されます。 選択用の 2 つのトランジスタ (このトランジスタの 2 つの外部ピンは DSL/Mdl [BL に接続] または SSL/Msl [SL に接続]) は、メモリ セルの各ストリング (32 または 64) の両端に配置されます。ソースライン (Msl 経由) およびビットライン (Mdl 経由) への接続。 各 NAND メモリ セル ストリングには、他のストリングに接続するために使用されるビットラインがあります。 制御ゲートは、ワード線 (WL) を接続するために使用されます。

論理ページは、同じワードラインによって制御される記憶装置によって制御される部分です。 各ワードラインによって制御されるページ数は、記憶装置の容量に関連しています。 ストレージ ユニットのストレージ レベルに基づいて、フラッシュ メモリはさまざまなカテゴリに分類できます。SLC (1 ストレージ ユニット 1 ビット)、MLS (1 ストレージ ユニット 2 ビット)、8LC (1 ストレージ ユニット 3 ビット)、16LC (1 ストレージ ユニット 4 ビット) .

SLC のインターリーブのケースを考えると、奇数と偶数はそれぞれ異なるページを形成します。 例: ページ サイズが 4KB (4096 * 8=32768 ビット) の SLC ワードラインには、65536 のメモリ ロケーションがあります。

もちろんMLCだと4ページあり、各メモリセル系列にはLSB(Least Significant Bit)が1つ、MSB(Most Significant Bit)が1つあります。 したがって、次のとおりです。

- 偶数ビットラインの MSB および LSB ページ

- 奇数ビットラインの MSB および LSB ページ

同じワードラインのすべての NAND メモリ セル ストリングは消去時に一緒に消去され、ブロック (blcok) を形成します。2 つのブロックが 2.2 に示されている場合、同じバスが使用され、1 つのブロックは WL0 で構成されます。<63:0>もう1つはWL1です<63:0>.

NANDフラッシュのメモリセル構造はマトリックスです。 NAND の読み取り、書き込み、および消去には、追加の回路が必要です。 NANDの各ダイはパッケージ化する必要があるため、設計段階で適切なダイが設定されます。 周囲の電子機器のサイズと構築が重要です。 例えばNANDフラッシュの各ダイの階層構造はこんな感じ。

図 2.3 に階層の例を示します。 ストレージ アレイは複数のプレーン (図 2.3 では 2 つのプレーン) として設定でき、水平方向のワードラインと垂直方向のビットラインでマークされます。

Row Decoder は 2 つのプレーンの間に配置されます。 回路のタスクの 1 つは、選択された NAND ストリングのワードラインを適切にバイアスして、正常な動作を確保することです。 すべてのビットラインは、センス アンプ (Sense Amp) に接続する必要があります。 各センス アンプは 1 つまたは複数のビットラインを持つことができます。これについては、このセクションの後半で詳しく説明します。 センスアンプの目的は、メモリセルの電流をデジタル量に変換することです。 周辺領域には、メモリセルを充電するために必要なデバイス、電圧管理デバイス、ロジック回路、およびその他のデバイスがあります。 PAD は、外部デバイスとの通信に使用されます。